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【5】

RE:メイン基盤

ハード設計屋 (2018年02月09日 16時16分)
初めまして こんにちは


>水晶デバイスは確かに正確なパルスを作り上げますものね。
確かに水晶振動子が発生するクロックは正確です。
クロック出力をオシロスコープで見ても綺麗な矩形波になっています。

ただIC内部では遅延が発生します。
まず以下の用語を調べてみて下さい。

スルーレート
ジッター
プロパゲション
スレッショルド
ディレイ
タイミングシミュレーション
バラツキ

抽選部は、16bit(65536)のリングカウンタが、50mS以下で一周しています。
チャッカーに玉が入ると割込み用のパルスが抽選CPUに送られます。
割込みがあれば、CPUはカウンタの値を読みに行きますが数クロック分遅れます。

大当たり確率1/300の場合、
例えばカウンタの値が、1000〜1218の時に大当たりになります。
この場合、大当りの値が連続しているので遅延は殆ど問題になりません。
大当たり数が、
100,200,300,・・・21700,21800
というように離散していれば遅延が効いてくる可能性があります。
わずか百万分の1秒しかない大当たりを拾えるのか?
多分ですが取りこぼしの可能性もあると思います。
現状の技術レベルとメーカーの技術力は侮れません。

ただ疑似乱数が原因で大嵌りはしません。

■ 7件の投稿があります。
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【6】

RE:メイン基盤  評価

元慰安婦3 (2018年02月10日 01時29分)

乱入失礼します。

アセンブラ自動機業界・・・とはいってもパチではなくて社会インフラ自動機ですがね・・・現役33年間と第二職場13年間を過ごしてきたジイジです。

>スルーレート
>ジッター
>プロパゲション
>スレッショルド
>ディレイ
>タイミングシミュレーション
>バラツキ

>ただIC内部では遅延が発生します。

「IC内部の遅延」を話題にするのならば・・・その論理回路が「結果」を出力ピンにだす(データストローブという)波形電圧(オンとオフ)を次の論理回路が入力として取り込む(ラッチという)する際に考慮すべき遅延が最も重要な要素となります。

自分達がトランジスタ、コンデンサ、抵抗(レジスタ)、遅延コイルを組み合わせて論理回路を組み立てていた1960年代では・・・水晶デバイスが作り出すマスタークロックをもとにして創り出されたT0〜Tnものマイクロステップ方式制御の世界で「正常な動作を保証するにはこのデータストローブとラッチのタイミングを正確に合わせることが回路設計の良否を決めていましたねぇ

まぁねぇ・・今の時代のギガヘルツで動作する超高速マイコンで作られているZ80系のパチ/スロ抽選チップでは・・・全く考慮すべきことではありませんねぇ

「不調(オオハマリ)や絶好調(爆発)の激しい波」は抽選チップに組み込まれたアセンブラソフトのなせる業だと思いますねぇ

ソレを複雑にかつ不調時には手招きして打ち込ませる画面演出(制約がほとんどない自由領域)を組み込んでいるのは・・・それこそメーカーの腕の見せ所なのでしょう。

その「波」は・・所詮は出さなければ客は散りますから・・・出さざるを得ないのが宿命なので・・・そっれを「見通す目」を養うのがパチ遊びの楽しさなのだと思いますよ。

ハードに「波」の根拠となる事実は一切ありませんです。

お邪魔しました。
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